前言

        數(shù)據(jù)采集系統(tǒng)是數(shù)字存儲示波器的核心部分，在示波器采集控制電路的控制下，數(shù)據(jù)采集系統(tǒng)將待測的模擬信號量化后進行緩存，供示波器軟件系統(tǒng)進行數(shù)據(jù)的處理、運算、顯示。隨著計算機技術的不斷發(fā)展，高速ADC的性能不斷提高，功能*的DSP信號處理的實時性越來越強，可編程的邏輯器件的性能不斷提升，為示波器數(shù)據(jù)采集系統(tǒng)的實現(xiàn)提供了一個可靠而且實用的數(shù)字平臺。相應的，數(shù)據(jù)采集系統(tǒng)的采樣速率、存儲深度、波形捕獲能力、鑒別能力等指標也在不斷提高。上，示波器行業(yè)像安捷倫、泰克等公司在數(shù)字存儲示波器市場上占據(jù)了主導地位，均有實時采樣率達到幾十Gsps的示波器面市，但是由于受到器件和工藝的限制，國內(nèi)實現(xiàn)真正的高速高分辨率的數(shù)據(jù)采集系統(tǒng)還具有比較大的困難。
　　　　
　　1、關鍵器件選擇
　　
　　DSO數(shù)據(jù)采集系統(tǒng)的主要技術指標：a）雙輸入通道同時工作，每通道zui高實時采樣率達到2Gsps；b）垂直分辨率8bit；c）存儲深度：8MB／CH。整個系統(tǒng)的關鍵器件包括ADC、高頻時鐘芯片、FPGA、DSP、SRAM。通過對目標系統(tǒng)主要技術指標的分析，結合數(shù)字存儲示波器的應用特性，選擇了以下一系列器件。
　　
　　數(shù)據(jù)采集系統(tǒng)要求達到的zui高實時采樣率為2Gsps，同時考慮目標系統(tǒng)所要求的垂直分辨率、數(shù)據(jù)輸出格式，另外兼顧示波器的模擬帶寬以及器件的購買渠道和性價比，選擇了Atmel公司的AT84AD001。AT84AD001是雙通道ADC，每一通道具有1Gsps的實時采樣率，在交錯模式下雙路ADC并行采樣可以達到2Gsps的實時采樣率。其分辨率為8bit，數(shù)據(jù)輸出格式是LVDS（LowVoltageDifferentialSignaling），具有1：1數(shù)據(jù)輸出或1：2數(shù)據(jù)輸出模式可選，此外，全功率輸人帶寬（-3dB）為1．5GHz，差分電壓輸入范圍為500mVVpp。
　　
　　此外，重要的一點，AT84AD001還具有FISDA（FineSamplingDelayAdjustmentonChannelQ）功能，通過調(diào)整Q通道的采樣時刻，有效地避免了因為采樣時鐘的占空比不等于50％而造成的誤差，保證了采樣精度。
　　
　　高速高精度的ADC對采樣時鐘的精度要求非常高，時鐘電路一般的設計方法是直接利用FPGA內(nèi)部的鎖相環(huán)倍頻電路產(chǎn)生，但是目標系統(tǒng)要求采樣時鐘頻率達到1GHz，而目前Altera和Xilinx公司的FPGA其I／O輸出頻率zui高只能達到800MHz。經(jīng)過綜合評價，zui終選定了美國NS公司的高頻時鐘芯片LMX2531LQ1910E。其輸出低段頻率為917MHz～1014MHz，滿足設計要求，此外，LMX2531具有非常低的抖動和相位噪聲。而且還集成了低噪聲、高性能的低壓差線性穩(wěn)壓器LDO（LowDropOutregulator）元件，使電路的抗干擾性和穩(wěn)定性得到了提高。
　　
　　FPGA的可編程性以及豐富的內(nèi)部邏輯資源和外部I／O資源，用來作為數(shù)字存儲示波器數(shù)據(jù)采集與控制系統(tǒng)。特別地，單片AT84AD001量化輸出是16路1Gbps速率、LVDS格式的差分數(shù)據(jù)，目標系統(tǒng)雙輸入通道同時工作，這就要求FPGA具有32個能支持1Gbps的差分I／O，利用高速I／O將數(shù)據(jù)接收并存儲。由此，選擇了Altera公司的StratixIIEP2S60F1020C4，該FPGAzui多可以支持多達84個1Gbps的差分通道，并且增加了源同步通道的動態(tài)相位對準電路，為高速數(shù)據(jù)的接受提供了有力的支持。
　　
　　在示波器的高速數(shù)據(jù)采集系統(tǒng)中，需要對采集到的數(shù)據(jù)進行大量實時性的運算和處理，綜合考慮市面上的各
　　
　　款處理器，選擇ADI公司的DSP芯片Blackfin561作為嵌入式計算系統(tǒng)。Blackfin561主頻zui高可達750MHz，其內(nèi)核包含2個16位乘加器MAC（MultiplierandAccumulator）、2個40位累加器ALU、1個40位移位器、100KB的片內(nèi)L1存儲器以及128KB的片內(nèi)L2存儲器SRAM，同時具有動態(tài)電源管理功能。此外，Blackfin處理器還包括豐富的外設接口，滿足設計的需要。
　　
　　本文設計的數(shù)字存儲示波器的存儲深度要求達到每通道8MB，而FPGA芯片StratixIIEP2S60F1020C4的片內(nèi)存儲單元總共只有552KB，所以，必須采用片外存儲器作為采集RAM來存儲量化后的波形數(shù)據(jù)，經(jīng)過綜合考慮，選用美國賽普拉斯公司的SRAM芯片CY7C1440AV33。
　　
　　2、系統(tǒng)結構
　　
　　本文設計的數(shù)據(jù)采集系統(tǒng)采用ADC+高速時鐘電路+FPGA+SRAM+DSP的結構模式，其系統(tǒng)結構如圖1所示。通道1、通道2均采用一片zui高實時采樣率為2Gsps的AT84AD001作為模數(shù)轉(zhuǎn)換器完成對模擬輸入信號的量化，高頻時鐘電路用來產(chǎn)生整個數(shù)據(jù)采集系統(tǒng)所需要的工作時鐘，F(xiàn)PGA用來完成采樣數(shù)據(jù)的接收，并且實現(xiàn)FPGA與DSP的接口電路；SRAM作為數(shù)據(jù)采集系統(tǒng)的采集RAM，完成將量化后的波形數(shù)據(jù)緩存；DSP作為數(shù)據(jù)采集系統(tǒng)的主控機，完成對采集電路的控制和接收采集電路采集的數(shù)據(jù)，并對采樣數(shù)據(jù)進行處理、分析和顯示。　　
　　3、硬件設計
　　
　　3．1目標系統(tǒng)高速時鐘電路的設計
　　
　　通過LMX2531的標準的三線串行接口（CLK，DATA，LE）對其編程，以控制LMX2531能夠輸出期望的頻率。時鐘輸出頻率大小的計算公式為：
　　
　　fout=N×（OSCin/R）（1）
　　
　　其中，N=Ninteger+Nfractional（包括整數(shù)和小數(shù)兩部分），Ninteger的值即為Ⅳ分頻器的值，Nfractional的值包括NUM和DEN兩部分的值，R代表R分頻器的值，OSCin為參考時鐘輸入值。R分頻器的值可以由用戶在1，2，4,8，16,32中任選一個，而且參考時鐘輸入OSCin和輸出頻率fout也是用戶自己決定的。根據(jù)設計要求，確定各個寄存器的具體取值，將計算好的數(shù)據(jù)寫入芯片內(nèi)的11個24位控制寄存器，從而得到ADC需要的1GHz的時鐘。
　　
　　3．2AT84AD001工作模式的設置
　　
　　AT84AD001的工作時序如圖2所示。I，Q通道ADC都使用I通道輸入模擬信號，I通道工作時鐘頻率為1GHz，Q通道的工作時鐘與I通道工作時鐘同頻反相，在這種模式下，通過兩個實時采樣率為1Gsps的ADC按照交替方式并行采樣，將得到的數(shù)據(jù)按照一定的輸出格式拼合成2Gsps的數(shù)據(jù)流。　　
　　3．3FPGA內(nèi)部邏輯模塊介紹
　　
　　FPGA內(nèi)部邏輯模塊主要包括：
　　
　　1）時基電路模塊：接收AT84AD001的輸出數(shù)據(jù)同步鎖存時鐘作為FPGA內(nèi)部的工作時鐘，并且為數(shù)據(jù)采集系統(tǒng)提供時間基準尺度。
　　
　　2）數(shù)據(jù)采集接口、存儲接口模塊：利用
　　
　　FPGA的串行收發(fā)器SERDES（Serializer／Deserializer）和動態(tài)相位對準DPA（DynamicPhaseAlignment）電路接收LVDS格式、1Gbps速率的差分數(shù)據(jù)流，并且對其降頻，然后根據(jù)差分通道和ADC數(shù)據(jù)位的對應順序以及接收器數(shù)據(jù)的輸出格式，設計恢復電路，將64位的數(shù)據(jù)按采樣點的格式恢復為8個采樣點，zui后在FPGA與片外存儲器之間建立數(shù)據(jù)存儲接口，將數(shù)據(jù)按照一定的速率和格式寫入片外存儲器。
　　
　　3）采集控制模塊：利用采集狀態(tài)機，配合軟件系統(tǒng)完成對整個采集過程進行管理，按照設定的預觸發(fā)和后觸發(fā)數(shù)據(jù)量完成成整個采集工程。
　　
　　4）觸發(fā)控制模塊：用來實現(xiàn)信號特征點的捕捉及波形顯示的同步。
　　
　　5）計算系統(tǒng)接口模塊：完成FPGA和DSP之間的通信。
　　
　　其中，采集狀態(tài)機作為采集控制模塊的核心，負責整個數(shù)據(jù)采集過程的控制，具有*的地位。它是一個用VHDL語言編制的狀態(tài)機，其狀態(tài)轉(zhuǎn)換如圖3所示。圖3中狀態(tài)轉(zhuǎn)換所涉及的采集狀態(tài)說明如表1所示。　　
　　4、數(shù)據(jù)采集系統(tǒng)監(jiān)控軟件設計
　　
　　為了便于測試整個硬件的工作，在DSP中編制了簡單的監(jiān)控程序，程序流程圖如圖4所示。首先，DSP調(diào)用時鐘芯片和ADC的初始化程序，完成對高速時鐘電路和采集電路的初始化，使其工作在目標系統(tǒng)所需要的工作模式下；然后發(fā)出采集開始命令，數(shù)據(jù)采集系統(tǒng)進入采集過程；延遲一段時間以后，查詢采集結束標志；當?shù)弥杉^程結束時，便從RAM中讀取波形數(shù)據(jù)，經(jīng)過分析處理后送去顯示。　　
　　5、調(diào)試結果
　　
　　5．1實時采樣率的分析
　　
　　均是10MHz，150mvVpp正弦波，在軟件開發(fā)環(huán)境VisualDSP++中運行數(shù)據(jù)采集系統(tǒng)監(jiān)控程序，得到通道1和通道2的采樣數(shù)據(jù)，利用VDSP中的調(diào)試工具分別以通道1和通道2的采樣數(shù)據(jù)作為數(shù)據(jù)源，經(jīng)過通道校準，調(diào)整每一通道的模數(shù)轉(zhuǎn)換器所包含的雙通道ADC之間的偏移和模擬信號增益存在的差別。選取任意400個采樣點以折線圖的形式恢復出采樣波形，如圖5所示。　　
　　從采到的波形數(shù)據(jù)提取連續(xù)400個采樣點恢復出波形，正好顯示了兩個信號周期，另外恢復出的波形的幅度與信源幅度相符合，可以得知通道1、通道2均實現(xiàn)了2Gsps的實時采樣率。
　　
　　5．2有效位數(shù)（ENOB）的分析
　　
　　有效位數(shù)（ENOB）是衡量數(shù)據(jù)采集系統(tǒng)動態(tài)特性的一個zui為重要的指標。計算公式為：ENOB=（SINAD－1．16dB）／6．02。SINAD是信號幅度的均方根值與從直流到fs／2的帶寬內(nèi)所有其他頻譜成分的均方根值的比值（包括諧波但不包括直流成分）。其計算公式為：　　
　　通道1、通道2的輸入信號均是10MHz，330mVVpp的正弦波，在VDSP中運行數(shù)據(jù)采集系統(tǒng)監(jiān)控程序，得到通道1和通道2的采樣數(shù)據(jù)，從每個通道的采樣數(shù)據(jù)中各取任意連續(xù)1024個采樣點作為測試數(shù)據(jù)，利用Matlab編程，計算其有效位數(shù)（ENOB）分別是：6．71（通道1），6．77（通道2）。由以上計算結果得知該數(shù)據(jù)采集系統(tǒng)具有較高的量化分辨率。
　　
　　6、結論
　　
　　通過實驗板硬件調(diào)試與軟件仿真，設計了雙通道同時工作，每通道zui高實時采樣率為2Gsps，分辨力為8bit，存儲深度8MB／CH的數(shù)字示波器數(shù)據(jù)采集系統(tǒng)，并且驗證了實驗板上的數(shù)據(jù)傳輸和數(shù)據(jù)存儲均能滿足2Gsps數(shù)據(jù)采集系統(tǒng)的要求。