【儀表網(wǎng) 研發(fā)快訊】近日，中國科學(xué)技術(shù)大學(xué)集成電路學(xué)院胡詣?wù)芙淌谡n題組在高速VCO-based ADC芯片研究中取得重要進(jìn)展。團(tuán)隊(duì)提出一種基于可復(fù)位環(huán)形壓控振蕩器的新型模數(shù)轉(zhuǎn)換器架構(gòu)(R-RVCO-based ADC)，實(shí)現(xiàn)了最高2.5 GS/s采樣速率的高性能數(shù)據(jù)轉(zhuǎn)換，突破了相關(guān)架構(gòu)在高速應(yīng)用中的關(guān)鍵瓶頸。相關(guān)研究成果以“A 0.5–2.5-GS/s Resettable Ring-VCO-Based ADC Eliminating Quantization-Noise Shaping”為題，發(fā)表于集成電路領(lǐng)域國際著名期刊《IEEE Journal of Solid-State Circuits》(JSSC)。
 

　　隨著人工智能(AI)以及超高速無線、有線互聯(lián)技術(shù)的快速發(fā)展，面向GHz級帶寬信號處理的高速模數(shù)轉(zhuǎn)換器(ADC)需求日益迫切。與此同時(shí)，先進(jìn)CMOS工藝正持續(xù)向低電壓、高集成度方向演進(jìn)，傳統(tǒng)依賴模擬放大器的ADC架構(gòu)在速度、功耗和工藝可擴(kuò)展性等方面面臨嚴(yán)峻挑戰(zhàn)。因此，基于壓控振蕩器的模數(shù)轉(zhuǎn)換器(VCO-based ADC)憑借高度數(shù)字化、結(jié)構(gòu)簡潔以及對先進(jìn)工藝的良好適應(yīng)性，正成為實(shí)現(xiàn)高性能數(shù)據(jù)轉(zhuǎn)換的重要技術(shù)方向。然而，其工作頻率長期難以突破GHz級瓶頸，成為制約該類架構(gòu)進(jìn)一步發(fā)展的關(guān)鍵問題。
 

　　針對傳統(tǒng)VCO-based ADC在奈奎斯特采樣條件下面臨的相位噪聲積分效應(yīng)和量化噪聲受限問題，研究團(tuán)隊(duì)從理論分析與架構(gòu)設(shè)計(jì)兩個層面開展了系統(tǒng)研究。團(tuán)隊(duì)建立了統(tǒng)一的行為級模型與噪聲分析框架，對多類VCO-based ADC進(jìn)行了等效建模和噪聲推導(dǎo)，揭示了制約VCO-based ADC采樣速率提升的關(guān)鍵瓶頸。據(jù)此，團(tuán)隊(duì)提出一種離散時(shí)間開環(huán)R-RVCO-based ADC結(jié)構(gòu)，通過在VCO內(nèi)部引入差分傳遞特性，無需額外微分器即可有效抑制相位噪聲積分效應(yīng)，同時(shí)避免奈奎斯特帶內(nèi)的量化噪聲整形，使信噪比提升約3dB。
 

　　此外，該架構(gòu)無需數(shù)字差分模塊，進(jìn)一步提高了系統(tǒng)對觸發(fā)器亞穩(wěn)態(tài)的容忍度和整體魯棒性。在電路實(shí)現(xiàn)方面，團(tuán)隊(duì)提出了自適應(yīng)重置技術(shù)，實(shí)現(xiàn)了VCO重置電壓與振蕩擺幅的精確匹配；同時(shí)，在粗量化器和細(xì)量化器中分別引入動態(tài)開關(guān)緩沖結(jié)構(gòu)與相位折疊技術(shù)，以提高相位提取效率并有效降低硬件開銷。該芯片基于22nm CMOS工藝實(shí)現(xiàn)，核心面積僅0.0022 mm?，支持500 MS/s至2.5 GS/s的采樣速率范圍。在2 GS/s采樣速率下，實(shí)測信噪失真比(SNDR)達(dá)到39.1 dB，Walden能效指標(biāo)(FoM_W)低至31.3 fJ/conv.-step。
 

　　集成電路學(xué)院博士生魯濤為論文第一作者，胡詣?wù)転橥ㄓ嵶髡摺Ｔ撗芯抗ぷ鞯玫搅税不帐〖呻娐房茖W(xué)與技術(shù)重點(diǎn)實(shí)驗(yàn)室的支持。